IC相關能力鑑定
■ 測驗內容：(詳細內容依簡章公告為主)
| 科目 | 鑑定內容 |
| 學科筆試 | 1. VLSI Fundamental 2. Layout Skill 3. Verification 4. Unix/Linux Fundamental |
| 術科實作 | 佈局題：考生需在考試時間內全數完成以下四項條件即為通過；若有一項以上(或多項)未達成標準則為不通過。 佈局題評分四項條件為： (1) 佈局面積：符合題目所要求之面積條件 (2) 佈局長寬比：符合題目所規範之長寬比?條件 (3) DRC 驗證完成且完全無誤 (4) LVS 驗證完成且完全無誤 除錯題：考生需在考試時間內，按題目之描述將已知的佈局檔匯入，並將各題佈局檔的 DRC、LVS 錯誤找出進行修正，最後完成驗證，再分別匯出 DRC、LVS 正確無誤之佈局檔與相關驗證結果。除錯題以解決原始題目的 DRC、LVS 錯誤為主，若考生因解決題目錯誤而額外產生其他 DRC 或 LVS 錯誤，將按照額外產生的錯誤數量進行扣分(每多一個額外錯誤扣 1 分)，僅扣至該題 0 分為止。 |
■ 術科實作題使用之EDA Tool列表如下：
| 製程資料(Technology) | CIC Virtual 0.18um CMOS Technology |
| 佈局編輯軟體(Layout Editor) | Cadence - Virtuoso Synopsys – Laker |
| DRC驗證軟體(DRC Verification) | Mentor Graphics – Calibre DRC |
| LVS驗證軟體(LVS Verification) | Mentor Graphics – Calibre LVS |
■ 測驗題型：
| 測驗項目 | 學科筆試 | 術科實作 |
| 題數 | 50 | 3 |
| 作答時間 | 80分鐘 | 270分鐘 |
| 測驗內容 | 選擇 50 題 | 佈局題 1 題，除錯題 2 題 |
■ 術科實作考試注意事項：
1. 製程資料(CIC Virtual 0.18um CMOS Technology)，不提供PDK Library, P-cell, M-cell,等功能，所有元件(device)，包含電晶體、電阻、電容等均需自行繪製。
2. 術科考試時，需自行於Terminal 視窗以指令方式開啟佈局軟體。
3. 術科佈局題考試時，考生最後須將佈局(Layout)匯出(Stream-out)成為GDS 檔案。
4. 術科除錯題考試時，考生需將考題之GDS 檔案，匯入(Stream-in)佈局軟體內。
5. 佈局題考試時，考題不僅限於繪製電晶體元件，可能包含製程資料(CIC Virtual 0.18umCMOS Technology)所提供之電容、各類電阻等元件，請於考前自行練習相關元件佈局繪製方式。
■ 合格標準：
筆試成績需達 80 分以上，術科成績需達 70 分以上，可取得授證資格。
數位IC設計能力鑑定
■ 測驗內容：(詳細內容依簡章公告為主)
| 科目 | 鑑定內容 |
| 學科筆試 | 以數位電路邏輯設計概念(包含大專院校教科書之Digital System, Logic Design, Logic Synthesis and Verification, VLSI Testing…等)、Verilog語法以及數位IC設計EDA工具流程為主；內容包含: 1. Logic design 2. Verilog coding 3. Logic Synthesis 4. Logic Verification 5.Testing 6.Power & Timing Analysis |
| 術科實作 | 由主辦單位提供指定題目、設計規格、設計方塊圖及相對應之測試向量，考生在考試時間內利用標準元件數位電路設計方式完成符合規格之晶片設計。 術科實作評分之4個主要項目為： (A)Verilog coding須符合題目所要求之功能規格 (B)Verilog coding須通過主辦單位所提供之nLint rule檢查 (C)邏輯合成後之gate-level simulation驗證完全無誤 (D)電路合成軟體時序分析驗證須符合題目所要求之規格 |
■ 測驗題型：
| 測驗項目 | 學科筆試 | 術科實作 |
| 題數 | 50 | 2 |
| 作答時間 | 100分鐘 | 300分鐘 |
| 測驗內容 | 選擇 50 題 | 基礎 1 題，進階 1 題 |
■ 合格標準：
筆試成績需達 80 分以上，術科成績需達 70 分以上，可取得授證資格。
資料來自:國研院晶片中心
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